FPGA SoC implementation minimalistic recommendations

FPGA SoC implementation is a constraint driven process, every critical signal delay should be specified.
// Разработка систем на кристалле ПЛИС это процесс на основе ограничений, задержку каждого критичного сигнала следует задавать.
Any vendor has it's own guides & docs, for instance Xilinx constraints guide cgd.pdf
// У любого производителя есть собственная документация, например фирмы Xilinx.
For those guys, who do not want spent a time for docs just minimalistic recommendations:
// Для тех кто не очень хочет тратить время на доки минимальные рекомендации:
1. Define a clock period for every clock signal in a design by using timing constraint PERIOD.
// Для всех клоковых сигналов в дизайне определите период с помощью соответствующего ограничения.
UCF example:
NET "Clk" TNM_NET = "Clk";
TIMESPEC "TS_Clk" = PERIOD "Clk" 10 ns HIGH 50 %;


2. Define a maximal delay for every critical signal in a design by using MAXDELAY.
// Для всех критичных сигналов в дизайне определите максимальную задержку с помощью соответствующего ограничения.
UCF example:
NET "my_signal*" MAXDELAY 5 ns;

3. Define placement position for pins or range for some components by using placement constraint LOC.
// Определите позицию для размещения пинов или компонентов с помощью соответствующего ограничения.
UCF example, pin:
INST "my_pin" LOC=P15;

UCF example, component:
INST "my_ip_inst" LOC=SLICE_X3Y8:SLICE_X4Y10;

Actually there are a lot of constraints to apply, all possibilities specified in bored docs :)
// На самом деле существует довольно много ограничений, все возможности описаны в скучных доках.
Alternatively constraints may be defined in HDL sources.
// Алтернативно ограничения могут быть заданы в исходниках HDL